Moderne Verfahren der Logikoptimierung für FPGAs

In der letzten Zeit wurden zahlreiche neue Verfahren erforscht, die zu besseren Ergebnissen bei der Logik- und Steuerwerksynthese führen. Auch am Arbeitsbereich Technische Informatik wurden solche Verfahren untersucht.

Zwar wurden bisher bei Benchmarks gute Ergebnisse erzielt, aber der Beweis, dass diese Verfahren in realen Entwürfen gut funktionieren, steht noch aus. Aus diesem Grund soll das am Arbeitsbereich TI vorhandene Logik-Synthesewerkzeug CLS in den Entwurfsablauf kommerzieller Synthesewerkzeuge integriert werden. Dabei stehen Werkzeuge von Synopsys/Xilinx und Mentor Graphics zur Verfügung.

Das Ziel dieser Diplomarbeit ist zu zeigen oder zu widerlegen, dass diese Ansätze einen signifikanten Vorteil gegenäber den klassischen Verfahren erreichen.

Dabei sollen die entsprechenden Filter entwickelt werden, die beliebige Netzlisten im EDIF-Format einlesen und ausgeben können. Anschließend sollen typische Entwürfe in VHDL spezifiziert und bei verschiedenen Entwurfsabläufen (mit und ohne CLS) synthetisiert werden. Die dabei erzielten Resultate sollen bewertet und anschließend miteinander verglichen werden.

1. Einarbeitung in die CLS (4 Wo.)
2. Realisierung eines EDIF-Filters zum Lesen und Schreiben (6Wo.)
3. Einbetten der CLS in einen kommerziellen Entwurfsablauf (4 Wo.)
4. Festlegen der Vergleichskriterien (2Wo.)
5. Realisierung einiger VHDL-Designs und Abbildung auf Xilinx FPGAs (4 Wo.)
6. Ausarbeitung (4 Wo.)