Design und Implementierung eines optimierenden VHDL Compilers für die Virtual Hardware Machine

Mit der Virtual Hardware Machine wurde ein Konzept entwickelt, das es erlaubt Hardwarelogik transparent zwischen unterschiedlichen rekonfigurierbaren eingebetteten Systemen auszutauschen. Hardwaredesigns werden hierzu auf einen Hardware Bytecode abgebildet und dieser auf einem speziellen Hardwareprozessor, der VHM, ausgeführt.

Der verwendete Bytecode vereint hierbei die Konzepte des traditionellen Softwareentwurfes mit denen der Hardwareentwicklung. Dies führt zu einem erheblichen Maß an inhärenter Parallelität.

In bereits abgeschlossenen Arbeiten wurde die VHM bereits erfolgreich zum laufen gebracht und eine erste vorläufige Version eines VHDL nach Hardware Bytecode Compilers implementiert. Dieser Compiler liefert bisher jedoch recht unbefriedigende Ergebnisse da er keinen Gebrauch von möglichen Optimierungsstrategien macht.

Ziel dieser Diplomarbeit soll es sein, den bestehenden Bytecode und Compiler zu evaluieren und Optimierungsstrategien zu erarbeiten und zu implementieren. Ferner sollen die Möglichkeiten der Erweiterbarkeit des Bytecodes und der VHM in Betracht gezogen und diese eventuell modifiziert werden.

1. Einarbeitung in die VHM Architektur und Tools (2 Wo.)
2. Untersuchung und Überarbeitung des Bytecodes (4 Wo.)
3. Identifizierung möglicher Optimierungsstrategien (4 Wo.)
4. Implementierung des Compilers (6 Wo.)
5. Evaluation des Compilers (2 Wo.)
6. Schriftliche Ausarbeitung (4 Wo.)